刚开始学Allegro做DDR4布线，对等长约束的设置不太清楚。\n\n具体问题：\n1. DDR4的DQ组内等长公差应该设多少？看到有说±5mil也有说±25mil的\n2. Address/Command组和CLK组的等长关系怎么处理？\n3. Allegro的Electrical Constraint Set里怎么分组设置？\n4. 等长调节时用蛇形线还是螺旋线更好？\n\n希望有经验的大佬能给个详细的步骤说明，感激不尽！
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小
小陈同学
PCB 技术爱好者
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